경기 아주대학교 전자공학과 학생들이 교육부와 한국산업기술진흥원(KIAT) 등 4개 기관이 공동 주최한 ‘2025 반도체 특성화대학 경진대회(스토브리그)’에서 대상과 최우수상을 받았다. 올해 대회는 ‘반도체특성화대학’ 사업에 참여하는 전국 28개 대학 소속 학생들로 구성된 170개 팀이 참가한 가운데 1,2차 예선을 거쳐 30개 팀이 11월 18일부터 20일까지 일산 킨텍스에서 본선을 치렀다. 아주대는 ‘코스MOS’와 ‘완전 NICE DRAM’ 팀이 본선에 올라 각각 대상과 최우수상을 받았다. 대상을 차지한 ‘코스MOS’팀은 아주대 전자공학과 김민겸, 곽동호, 차희용 학생과 한밭대 이시원 학생으로 구성됐다. 코스MOS팀은 차세대 트랜지스터인 GAA나노시트(Gate-All-Around Nanosheet)의 전류 특성을 개선하기 위해 게이트에 인위적인 스트레스(자극)을 줘 전하 이동도를 높이는 방안을 제안해 좋은 평가를 받았다. 최우수상을 받은 ‘완전 NICE DRAM’은 아주대 전자공학과 박승화, 이준석, 정윤서 학생으로 구성됐다. 디램(DRAM의) 메모리 용량 확대를 위해 기존 2진법 대신 3진법을 적용해 데이터 저장 밀도를 높이는 회로 설계 방안을 제시했다.

2012년 엔비디아는 앞으로 그래픽 카드 가격이 계속 오를 수밖에 없다고 선언했습니다. 당시 젠슨 황 최고경영자(CEO)가 10년 뒤쯤 펼쳐질 미래 인공지능(AI) 붐을 예상했나 싶겠지만, 엔비디아의 예측은 훨씬 더 현실적이었습니다. 바로 최첨단 웨이퍼 가격이 공정 미세화와 함께 가파르게 오르고 있었기 때문입니다. 실제로 그 예측은 지금 그대로 현실이 되었습니다. 웨이퍼, 반도체 가격의 핵심반도체 웨이퍼는 중앙처리장치(CPU)나 그래픽처리장치(GPU) 같은 반도체 칩을 만드는 얇고 둥근 원판 형태의 기판입니다. 그 위에 나노미터(㎚) 크기로 복잡한 회로를 새겨 넣는데, 엔비디아나 AMD 같은 팹리스(Fabless) 회사가 TSMC 같은 파운드리(반도체 위탁생산) 제조사에 생산을 맡길 때 이 웨이퍼 한 장 단위로 계약을 맺는 것이 일반적입니다. 문제는 최신 미세 공정으로 갈수록 반도체 생산 과정이 복잡해지고, 생산 비용 역시 천문학적으로 치솟는다는 점입니다. 최첨단 반도체를 생산하는 사이즈 300㎜(12인치) 웨이퍼 한 장 가격을 보면 90㎚ 공정에서는 2000달러(약 276만 원) 수준이었지만, 28㎚에서는 3000달러(약 414만 원)로 올랐습니다. 가격 상승 롤러코스터, 10㎚부터 가팔라져진정한 가격 상승은 10㎚ 이하 최첨단 공정부터 시작되었습니다. 10㎚ 회로기판 웨이퍼는 6000달러(약 828만원), 7㎚n 1만 달러(약 1380만 원), 5㎚ 1만 6000달러(약 2208만 원), 그리고 3㎚는 무려 2만 달러(약 2760만 원)에 달했던 것으로 알려졌습니다. 그리고 이제 ‘2㎚ 시대’가 코앞으로 다가왔습니다. TSMC는 올해 하반기부터 최초의 2㎚급 공정인 ‘N2’ 양산을 준비하고 있습니다. N2 공정은 TSMC의 첫 번째 GAA(Gate All Around) 기술인 ‘나노시트’를 적용해 N3 공정 대비 동일 전력으로 15% 높은 성능을 내거나, 동일한 성능으로 24~35% 전력 소모를 줄일 수 있습니다. 트랜지스터 밀도 역시 15% 증가해 현존하는 공정 가운데 가장 높은 수준입니다. 2㎚ 웨이퍼는 3만 달러?당연히 가격 또한 그만큼 비싸질 수밖에 없습니다. 최근 해외 언론들은 한국발 뉴스를 인용해 N2 웨이퍼 가격이 무려 3만 달러(약 4140만 원)에 이를 것으로 예상하고 있습니다. 정확한 가격은 고객사와 파운드리 제조사 모두 철저히 비밀에 부치고 있지만, 최근 가격 상승 속도를 생각하면 충분히 가능한 이야기입니다. 이처럼 첨단 웨이퍼 가격이 치솟는 이유는 막대한 생산 시설 건설 비용 때문입니다. 하지만 그것이 전부는 아닙니다. TSMC는 미세 공정 파운드리 시장을 사실상 독점하고 있으며, 이는 웨이퍼 가격을 높게 책정할 수 있는 중요 원인입니다. TSMC의 2025년 2분기 매출은 9337억 9000만 대만 달러(약 44조 1000억 원)에 달했고, 순이익은 3982억 7300만 대만 달러(약 18조 8000억 원)를 기록했습니다. 흥미로운 점은 매출은 1년 전보다 38.6% 증가한 반면, 순이익은 60.7% 늘었다는 사실입니다. 이는 제조 단가가 비싼 미세 공정 웨이퍼를 더 높은 가격에 판매하고 있다는 분명한 증거입니다. 2분기 전체 매출에서 3㎚와 5㎚ 공정이 차지하는 비중이 무려 60%에 달합니다. 이는 TSMC가 이 시장을 독점하고 있기 때문에 가능한 일입니다. 해답은 ‘경쟁’치솟는 웨이퍼 가격을 안정시키기 위한 유일한 방법은 바로 경쟁입니다. 미세 공정으로 갈수록 생산 비용이 오르는 것은 당연하지만, 현재의 높은 가격은 독점으로 인한 가격 인상분이 상당 부분을 차지하고 있습니다. 이 비싼 웨이퍼 가격은 결국 스마트폰과 PC, GPU, 서버 가격을 모두 올려 최종 소비자인 우리에게 부담으로 전가됩니다. 따라서 앞으로 다가올 2㎚와 18A(1.8㎚) 공정에서 삼성과 인텔이 TSMC의 독점에 얼마나 효과적으로 도전할 수 있을지 귀추가 주목됩니다. 이들의 경쟁이 소비자들에게 더 나은 가격과 기술을 선사할 수 있을지 지켜봐야 할 것입니다.

2012년 엔비디아는 앞으로 그래픽 카드 가격이 계속 오를 수밖에 없다고 선언했습니다. 당시 젠슨 황 최고경영자(CEO)가 10년 뒤쯤 펼쳐질 미래 인공지능(AI) 붐을 예상했나 싶겠지만, 엔비디아의 예측은 훨씬 더 현실적이었습니다. 바로 최첨단 웨이퍼 가격이 공정 미세화와 함께 가파르게 오르고 있었기 때문입니다. 실제로 그 예측은 지금 그대로 현실이 되었습니다. 웨이퍼, 반도체 가격의 핵심반도체 웨이퍼는 중앙처리장치(CPU)나 그래픽처리장치(GPU) 같은 반도체 칩을 만드는 얇고 둥근 원판 형태의 기판입니다. 그 위에 나노미터(㎚) 크기로 복잡한 회로를 새겨 넣는데, 엔비디아나 AMD 같은 팹리스(Fabless) 회사가 TSMC 같은 파운드리(반도체 위탁생산) 제조사에 생산을 맡길 때 이 웨이퍼 한 장 단위로 계약을 맺는 것이 일반적입니다. 문제는 최신 미세 공정으로 갈수록 반도체 생산 과정이 복잡해지고, 생산 비용 역시 천문학적으로 치솟는다는 점입니다. 최첨단 반도체를 생산하는 사이즈 300㎜(12인치) 웨이퍼 한 장 가격을 보면 90㎚ 공정에서는 2000달러(약 276만 원) 수준이었지만, 28㎚에서는 3000달러(약 414만 원)로 올랐습니다. 가격 상승 롤러코스터, 10㎚부터 가팔라져진정한 가격 상승은 10㎚ 이하 최첨단 공정부터 시작되었습니다. 10㎚ 회로기판 웨이퍼는 6000달러(약 828만원), 7㎚n 1만 달러(약 1380만 원), 5㎚ 1만 6000달러(약 2208만 원), 그리고 3㎚는 무려 2만 달러(약 2760만 원)에 달했던 것으로 알려졌습니다. 그리고 이제 ‘2㎚ 시대’가 코앞으로 다가왔습니다. TSMC는 올해 하반기부터 최초의 2㎚급 공정인 ‘N2’ 양산을 준비하고 있습니다. N2 공정은 TSMC의 첫 번째 GAA(Gate All Around) 기술인 ‘나노시트’를 적용해 N3 공정 대비 동일 전력으로 15% 높은 성능을 내거나, 동일한 성능으로 24~35% 전력 소모를 줄일 수 있습니다. 트랜지스터 밀도 역시 15% 증가해 현존하는 공정 가운데 가장 높은 수준입니다. 2㎚ 웨이퍼는 3만 달러?당연히 가격 또한 그만큼 비싸질 수밖에 없습니다. 최근 해외 언론들은 한국발 뉴스를 인용해 N2 웨이퍼 가격이 무려 3만 달러(약 4140만 원)에 이를 것으로 예상하고 있습니다. 정확한 가격은 고객사와 파운드리 제조사 모두 철저히 비밀에 부치고 있지만, 최근 가격 상승 속도를 생각하면 충분히 가능한 이야기입니다. 이처럼 첨단 웨이퍼 가격이 치솟는 이유는 막대한 생산 시설 건설 비용 때문입니다. 하지만 그것이 전부는 아닙니다. TSMC는 미세 공정 파운드리 시장을 사실상 독점하고 있으며, 이는 웨이퍼 가격을 높게 책정할 수 있는 중요 원인입니다. TSMC의 2025년 2분기 매출은 9337억 9000만 대만 달러(약 44조 1000억 원)에 달했고, 순이익은 3982억 7300만 대만 달러(약 18조 8000억 원)를 기록했습니다. 흥미로운 점은 매출은 1년 전보다 38.6% 증가한 반면, 순이익은 60.7% 늘었다는 사실입니다. 이는 제조 단가가 비싼 미세 공정 웨이퍼를 더 높은 가격에 판매하고 있다는 분명한 증거입니다. 2분기 전체 매출에서 3㎚와 5㎚ 공정이 차지하는 비중이 무려 60%에 달합니다. 이는 TSMC가 이 시장을 독점하고 있기 때문에 가능한 일입니다. 해답은 ‘경쟁’치솟는 웨이퍼 가격을 안정시키기 위한 유일한 방법은 바로 경쟁입니다. 미세 공정으로 갈수록 생산 비용이 오르는 것은 당연하지만, 현재의 높은 가격은 독점으로 인한 가격 인상분이 상당 부분을 차지하고 있습니다. 이 비싼 웨이퍼 가격은 결국 스마트폰과 PC, GPU, 서버 가격을 모두 올려 최종 소비자인 우리에게 부담으로 전가됩니다. 따라서 앞으로 다가올 2㎚와 18A(1.8㎚) 공정에서 삼성과 인텔이 TSMC의 독점에 얼마나 효과적으로 도전할 수 있을지 귀추가 주목됩니다. 이들의 경쟁이 소비자들에게 더 나은 가격과 기술을 선사할 수 있을지 지켜봐야 할 것입니다.

현재 반도체 파운드리 시장의 절대 강자는 대만의 TSMC입니다. 만만치 않은 적수일 수밖에 없는 인텔과 삼성전자의 도전도 물리치고 여전히 미세 공정 파운드리를 독식하며 대체 불가능한 존재감을 과시하고 있습니다. 애플의 최신 A 시리즈 프로세서도, 엔비디아의 AI GPU도 심지어 인텔 프로세서까지 TSMC의 최신 미세 공정에 의존하고 있습니다. 미세 공정 웨이퍼를 합리적인 가격과 만족할만한 성능에 대량으로 공급할 수 있는 회사는 현재 TSMC 외에 없기 때문입니다. TSMC의 최신 미세 공정은 3nm급 공정인 N3, N3E, N3X, N3P입니다. 올해는 TSMC의 차세대 미세 공정인 2nm 공정의 첫 타자인 N2가 양산에 들어갈 예정입니다. N2는 TSMC 최초의 게이트 올 어라운드(GAA, Gate All Around) 기술인 나노시트(Nanosheet)가 적용되는 미세 공정으로 N3E와 비교해서 같은 전력에서 10~15% 정도 높은 성능 혹은 같은 성능에서 25~30% 낮은 전력을 소모합니다. 트랜지스터 밀도는 15% 정도 높아지기 때문에 더 크고 복잡한 프로세서를 제조할 수 있습니다. N2에서는 새로운 캐패시터인 SHPMIM와 재배선층(RDL)의 소재를 알루미늄에서 구리로 바꾸는 등 소소한 변화도 같이 적용할 예정입니다. 그리고 내년인 2026년에는 N2의 고성능 버전인 N2P를 제공함과 동시에 2026-2027년 사이 A16이라는 새로운 공정을 선보일 계획입니다. A16은 사실 물리적으로는 N2와 거의 동일한 공정이지만, 후면 전력 공급 기술(BSPDN)을 적용했다는 차이가 있습니다. 후면 전력 공급 기술은 전력층을 신호층과 분리해 트랜지스터 아래로 옮기는 방식으로 프로세서 구조를 단순화하고 배선 길이를 줄여 성능을 높일 수 있는 신기술입니다. 본래 후면 전력 공급 기술은 인텔이 20A에서 최초로 선보이려 했지만, 20A가 취소되면서 올해 18A 공정에서 최초 선보일 예정입니다. 사실 TSMC가 인텔보다 한발 늦게 되는 셈이지만, 양산 능력 및 트랜지스터 밀도 면에서 TSMC의 N2가 여전히 앞서 있는 유리한 상황입니다. N2에서 나노시트 GAA 기술을, A16에서 후면 전력 공급 기술을 각각 적용한 TSMC는 2028년에는 2세대 나노시트 GAA 기술을 도입한 A14 1.4nm) 공정 양산을 목표로 하고 있습니다. A14는 전력 소모가 적은 N2보다도 전력과 성능에서 우수합니다. 트랜지스터 집적도는 같은 면적에서 20~23% 정도 줄어들어 더 크고 복잡한 프로세서를 만들 수 있게 됩니다. 그리고 트랜지스터 배치를 훨씬 더 유연하게 해주는 나노플렉스 프로(NanoFlex Pro) 기술을 도입해 다양한 고객사의 요구를 충족시킬 계획입니다. 한 가지 흥미로운 대목은 A14에서 바로 후면 전력 공급 기술을 적용하지 않고 2029년으로 1년 미뤘다는 것입니다. 그 이유는 정확히 밝히지 않았지만 최대한 리스크를 줄이고 안전하게 로드맵을 만들어 고객들에게 제때 제품을 인도하려는 것으로 보입니다. TSMC는 매우 착실하게 로드맵대로 나아가는 것으로 유명합니다. 따라서 고객사들도 믿고 제품 계약을 맡길 수 있습니다. 경쟁사들이 TSMC의 독주를 멈추게 하기 위해서는 신뢰할 수 있는 로드맵을 제시하고 시간에 맞춰 양산에 들어가야 하는데, 사실 쉽지만은 않은 일입니다. 올해 양산 예정인 인텔의 18A가 독주를 멈추는 첫 시도가 될 수 있을지 주목됩니다.

2023년 1분기 파운드리 시장에서 TSMC는 처음으로 점유율 60.1%를 기록하면서 파운드리 시장의 맹주임을 과시했습니다. 2위인 삼성전자의 점유율이 12.4%이고 3위인 글로벌 파운드리가 6.6%임을 감안하면 파운드리 시장의 절대 강자라고 해도 과언이 아닌 상황입니다. 하지만 파운드리 시장 진출을 선언하면서 공격적인 로드맵을 공개한 인텔이나 역대급 투자 계획을 지닌 삼성의 추격이 거센 만큼 3~4년 뒤의 상황이 어떻게 바뀔지는 아무도 장담할 수 없습니다. 삼성의 경우 TSMC보다 먼저 3nm에서 게이트 올 어라운드(GAA) 방식을 도입했습니다. 처음에는 어려움이 있지만, GAA 공정에서 더 많은 노하우를 축적해 2nm 이하 미세 공정에서 도약할 수 있는 잠재력을 지니고 있습니다. 인텔은 최근 웨이퍼 후면 전력 공급 기술인 파워비아를 공개했습니다. 파워비아 기술과 인텔의 첫 EUV 리소그래피 공정인 인텔 4 공정을 적용한 내부 테스트용 프로세서인 블루 스카이 크릭을 통해 내년 20A 공정 출시 전에 충분히 기술을 검증하고 오류를 수정할 시간을 벌겠다는 의도입니다. 그런데 오히려 파운드리 선두 주자인 TSMC는 다소 느긋한 모습입니다. TSMC는 3nm, 4nm 및 그 파생 공정들을 먼저 적용한 후 2025년부터 대량 생산 예정인 2nm 공정인 N2에서 나노시트(nanosheet) GAA 공정을 적용할 예정입니다. 참고로 TSMC는 3nm 공정에 기존의 핀펫을 개량한 핀플렉스 공정을 적용했습니다. 그러나 TSMC에도 몇 가지 비장의 무기가 있습니다. N2 공정에는 GAAFET 적용 트랜지스터 이외에 SHPMIM(super-high-density metal-insulator-metal) 캐파시터가 들어가 저항을 절반 정도로 줄일 수 있습니다. 또 반도체의 재분배층(redistribution layer, RDL) 소재를 알루미늄에서 구리로 변경해 저항을 더 줄여 에너지 효율은 높이고 성능은 높인다는 계획입니다.이를 모두 적용할 경우 N2는 N3E 공정과 비교해서 같은 전력에서 10~15% 정도 높은 성능 혹은 같은 성능에서 25~30% 낮은 전력 소모를 지니게 됩니다. 그리고 트랜지스터 밀도 역시 15% 정도 증가해 더 많은 트랜지스터를 집적한 프로세서를 제조할 수 있습니다. N2P 공정은 인텔의 파워비아 같은 후면 전력 공급 방식을 사용합니다. 현재의 최신 미세 공정 반도체는 트랜지스터 층이 가장 아래에 있고 그 위에 전력 배선과 신호 입출력을 담당하는 배선이 층층이 쌓여 있는 방식입니다. 이 방식은 제조가 편리하다는 장점이 있으나 신호 배선과 전력 배선이 서로 얽히게 되는 단점이 있습니다. 이 단점은 프로세서가 복잡해지고 공정이 미세해지면서 더 심각해지고 있습니다. 인텔은 20A 이후 공정에서 전력층을 트랜지스터층 아래로 옮겨 신호층과 분리해 이 문제를 해결할 예정입니다. 인텔의 주장에 의하면 파워비아를 적용한 인텔 4 공정은 전력 공급이 떨어지는 IR 드롭 현상을 30% 이상 줄이고 같은 전압에서 클럭을 6% 정도 더 높일 수 있습니다. N2P 공정 역시 비슷한 효과를 기대할 수 있을 것입니다. 다만 적용은 한참 후인 2026년부터입니다. TSMC는 파운드리 시장에서 점유율 50%를 넘기고도 계속해서 점유율을 올려 이제는 60% 돌파라는 고지를 달성했습니다. 이미 거의 독점에 가까운 상태입니다. 하지만 인텔과 삼성이라는 만만치 않은 상대가 도전장을 내밀고 있습니다. 로드맵만 보면 TSMC가 특별히 더 유리해 보이진 않지만, 수많은 충성 고객과 파운드리 사업에서 축적한 오랜 노하우가 만만치 않은 회사입니다. 물론 안정적인 수율과 공급 능력 역시 무시 못 할 장점입니다. 다만 영원한 강자는 없는 법입니다. 팹리스 반도체 기업 역시 공급망을 하나만 가지고 있는 것보다 두 개 이상 확보하는 것이 더 안전하다고 생각할 것입니다. 따라서 기술과 가격 측면에서 어느 정도 대체할 수 있는 회사가 나온다면 TSMC의 미세 공정 독점 구조도 깨질 수 있습니다. 그런 회사가 나올지 아니면 앞으로도 지금처럼 TSMC의 독점 구도가 점점 더 강화될지 몇 년 후가 궁금합니다. 

현재 파운드리 반도체 업계는 점유율이 50%가 넘는 TSMC와 이를 맹추격하는 삼성, 그리고 이 시장에 새롭게 뛰어들어 업계를 재편하려는 인텔의 공격적 투자로 치열한 경쟁이 치열한 상태입니다. 하지만 거대 반도체 제조사들의 불꽃 튀는 경쟁과는 별개로 실제 미세 공전의 진행 속도는 점차 느려지고 있습니다. 이미 회로의 미세화가 너무 진행되어 더 작게 만들기가 어려워졌기 때문입니다. 현재 N4 (4nm) 공정까지 양산에 성공한 TSMC 역시 예외는 아니라서 이미 엄청나게 작은 나노미터급 회로를 더 작게 만들기 위해 고군분투하고 있습니다. 최근 더 자세한 내용을 공개한 로드맵에는 이런 고뇌가 그대로 드러나 있습니다.  TSMC의 4nm 공정은 5nm 공정의 개선판으로 사실 로직 밀도의 변화는 거의 없고 성능을 높인 공정입니다. 그러나 올해 하반기 양산에 들어가는 3nm (N3)는 로직 밀도(logic density, 단위 면적당 넣을 수 있는 회로의 밀도)가 1.7배 정도 늘어나 같은 크기라도 최대 1.7배 더 많은 트랜지스터를 집적한 프로세서를 만들 수 있습니다. 이미 100억 개를 훌쩍 뛰어넘은 고성능 스마트폰 어플리케이션 프로세서(AP)는 앞으로 200억 개 이상으로 트랜지스터 집적도가 올라갈 수 있을 것으로 보입니다.  하지만 N3 공정 이후 차세대 공정인 N2 (2nm)으로의 이전에는 상당한 시간이 걸릴 예정입니다. 따라서 2023년에 나오는 것은 N3 공정의 개량형인 N3E 공정입니다. N3E는 로직 밀도는 약간 줄어들지만, 대신 N3 보다 성능이 약간 더 올라갑니다. N3는 N5와 비교해서 같은 성능에서 25-30% 전력 소비가 감소하거나 혹은 같은 전력 소모에서 성능이 10-15% 높아집니다. N3E는 N5와 비교해 전력 소비를 최대 34% 줄이거나 성능을 최대 18%로 높인 버전으로 실제적으로는 큰 차이가 없을 것으로 예상됩니다.  2024년에 등장할 N3 계열 반도체 제조 공정 역시 상황은 비슷합니다. N3P는 성능 (Performance)에 초점을 맞춘 공정이고 N3X는 전력 소모와 상관없이 극한의 성능 (eXtreme)을 요구하는 고객을 위한 공정입니다. N3S는 성능보다 밀도에 더 중점을 둔 공정으로 개발되고 있습니다. TSMC는 아예 고객들이 반도체의 FinFET 디자인을 고를 수 있는 핀플렉스(FinFlex)라는 새로운 서비스도 도입할 계획입니다. 하나의 공정으로 이렇게 다양한 제품군을 만든다는 이야기는 뒤집어 말해 N2 공정으로 이전이 어렵다는 이야기입니다. 물론 N4도 마찬가지 상황이라 여러 제품군이 나오게 됩니다. N2 공정은 성능이나 로직 밀도에서 큰 개선이 있는 것은 아니지만, 반도체 제조 공정 면에서는 상당한 변화가 있습니다. 트랜지스터가 작아질수록 누설 전류가 문제되는 데, 반도체 제조사들은 FinFET 방식으로 이 문제를 극복했습니다. 하지만 이제 이것도 한계에 이르러 게이트 올 어라운드 (GAA)이라는 방식을 도입하고 있습니다.  TSMC의 나노시트 (Nanosheet) 기술을 적용한 GAAFET을 N2 공정부터 도입할 계획입니다. 신기술을 처음으로 도입하는 만큼 밀도나 성능 향상보다는 보수적인 접근법을 선택한 것으로 보입니다. N2의 목표는 N3E와 비교해 로직 밀도 1.1배 이상, 성능 10-15% 이상, 전력 소모 25-30% 이상 감소입니다. 실제 양산에 들어가는 것은 2025년 하반기 이후입니다. N2 역시 여러 파생 공정이 나올 것으로 예상됩니다.  최근 반도체 제조사들은 미세 공정만으로 더 많은 트랜지스터를 담기 어려워지면서 여러 개의 칩을 하나의 큰 칩처럼 묶는 칩렛 디자인과 3D 패키징 기술을 도입하고 있습니다. TSMC 역시 고객들에게 다양한 3D 패키징 기술을 제공하고 있는데, AMD의 3D V 캐시가 대표적인 사례입니다. TSMC는 이렇게 여러 가지 방법을 동원해 파운드리 선두 자리를 지키기 위해 노력하고 있지만, 이런 접근법과 기술력은 경쟁자들도 크게 다르지 않습니다. 삼성전자나 인텔 모두 만만치 않은 회사들이라 TSMC가 미래에도 지금의 점유율을 지킬 수 있을지는 두고 봐야 알 수 있습니다.

영남대 화학공학부 연구팀이 수소를 대규모로 생산할 수 있는 새로운 촉매를 개발했다. 이번 연구는 물의 전기분해를 통한 수소 생산에 사용되는 기존 귀금속 촉매를 대체할 수 있는 촉매를 만든 것이다. 연구팀은 니켈-셀레나이드(NiSe)로 이루어진 나노시트(Nanosheets) 기반에 코발트-철(CoFe)을 전기도금하여 이형접합 산화물(CoFe-LDH@NiSe) 촉매를 제조했다. 연구팀은 “이번에 제조된 촉매는 우수한 전기전도성으로 인해 전자이동이 효과적으로 이루어져 수소발생 및 산소발생 반응에서 기존 귀금속 촉매보다 높은 활성을 보였고, 120시간 이상 연속된 수전해 실험에서도 안정적인 성능이 유지될 만큼 내구성이 우수했다”고 했다. 이번 연구는 영남대 화학공학부 셔린 마리아 니티아 요한(Shrine Maria Nithya. J) 연구교수와 김동준 박사(오하이오주립대학교 박사과정)가 공동 제1저자, 이유현(대학원 화학공학과 석사3기) 연구원이 공동저자, 화학공학부 김민규, 이기백 교수가 공동 교신저자로 참여했다. 이기백 교수는 “최근 이산화탄소 배출에 의해 급격한 지구 온난화로 우리 주위에 심각한 기후변화가 초래되고 있다. 이는 우리가 이산화탄소 배출을 줄이고 청정에너지원 개발이 필요한 이유다”고 했다.

부산대 고분자공학과 김일 교수팀은 벤젠, 나프탈렌과 같은 비교적 값싼 원료를 이용해 균일한 다공성 유기 나노소재와 탄소 나노소재를 만들 수 있는 기술을 확보했다고 16일 밝혔다. 이번 연구 결과는 나노 분야 국제학술지 ‘ACS 나노’에 실렸다. 제올라이트나 실리카겔 같은 다공성 나노물질은 균일한 구멍과 넓은 표면적 때문에 수(水)처리, 촉매, 가스 분리 같은 다양한 분야에서 활용되고 있지만 제작 과정이 까다롭다는 단점이 있다. 연구팀은 벤젠과 나프탈렌으로 중고등학교 과학시간에 배우는 간단한 화학반응인 산·염기 반응을 이용해 원하는 크기와 종류의 나노캡슐, 나노튜브, 나노시트를 만드는 데 성공했다. 이번 기술을 활용하면 각종 촉매, 연료전지, 리튬이온전지, 항공우주 및 자동차용 복합재료, 바이오센서 등 다양한 분야에 활용할 수 있는 다공성 나노물질을 저렴하고 간단하게 만들 수 있을 것으로 기대되고 있다. 유용하 기자 edmondy@seoul.co.kr

국내 연구진이 수소, 산소를 동시에 만들어 낼 수 있는 촉매 기술을 개발했다. 고려대 건축사회환경공학부 김동완 교수팀은 백금 같은 귀금속이 아닌 재료를 이용해 수소와 산소를 모두 만들어 내는 양(兩)기능성 촉매를 개발했다고 15일 밝혔다. 이번 연구 성과는 에너지 분야 국제학술지 ‘어드밴스드 에너지 머티리얼스’ 최신호에 실렸다. 미래 청정에너지로 각광을 받고 있는 수소는 물을 전기분해해 얻는 것이 가장 바람직하지만 전기분해를 위해 투입되는 에너지가 엄청나다. 또 백금, 루테늄 같은 귀금속이 촉매로 사용돼 수소가 발생하는 양(+)극, 산소가 발생하는 음(-)극에 각기 다른 촉매를 사용해야 한다. 수소연료를 좀 더 많이 생산하고 경제성 갖고 상용화하기 위해서는 귀금속을 이용하지 않고 양쪽 전극에서 모두 기능하는 촉매 개발이 필요하다. 연구팀은 귀금속이 아닌 코발트-황을 이용해 물을 전기분해해 양극과 음극에 모두 사용할 수 있는 고성능 촉매를 개발했다. 특히 코발트-황 화합물은 얇은 종이형태의 2차원 나노시트를 자가조립한 3차원 구조이다. 이를 통해 촉매의 활성도와 안정성을 크게 높였다. 이번에 개발된 촉매는 수소, 산소 발생 반응 모두 높은 활성을 보였고 50시간 이상 사용하더라도 특성이 변하지 않는 우수한 안정성이 확인됐다. 김동완 교수는 “이번 연구는 코발트나 황 같은 저렴한 원료를 이용해 손쉽게 만들 수 있는 공정으로 고활성 양기능성 물 전기분해 촉매를 개발한 것”이라며 “대용량 수소원료 생산 산업화에 기여할 것으로 기대한다”라고 설명했다. 유용하 기자 edmondy@seoul.co.kr

한국전자통신연구원(ETRI) 연구팀은 물과 나트륨(Na)을 이용해 2차원 반도체 소재로 쓸 수 있는 나노시트를 만드는 데 성공했다고 9일 밝혔다. 이번 연구결과는 나노소재 분야 국제학술지 ‘스몰’ 2월호 표지논문에 실릴 예정이다. 실리콘 기반 반도체들은 두께를 얇게 만드는 데 한계가 있어 유연성과 집적도가 떨어진다는 단점이 있다. 그러나 2차원 반도체는 두께가 얇아 투명하고 유연하다는 장점이 있어 차세대 반도체로 주목받고 있다. 유용하 기자 edmondy@seoul.co.kr

조한익(36) 한국과학기술연구원(KIST) 탄소융합소재연구센터 박사팀은 그래핀과 유사한 특성을 지니는 유사 그래핀을 대량으로 간단하게 만들 수 있는 방법을 개발했다고 20일 밝혔다. 그래핀은 연필의 재료인 흑연의 표면층을 한 겹 벗긴 나노(㎚·10억분의1m) 구조의 탄소물질이다. 눈에 보이지 않을 정도로 얇지만 다이아몬드보다 강하고 잘 휘어지며 구리보다 전기가 100배 이상 잘 통해 ‘꿈의 신소재’로 불려왔다. 연구팀은 플라스틱의 원료인 탄소 고분자 용액을 기판 위에 직접 뿌린 후 1200도의 열처리를 가하는 탄소나노시트 제작법을 개발했다. 이렇게 제작한 시트는 그래핀과 유사한 구조와 특성을 지니면서 투명한 성질까지 보였다. 관련 연구는 나노 분야의 권위지인 ‘나노스케일’ 1월 21일자 표지 논문에 실렸다. 김기중 기자 gjkim@seoul.co.kr